Отправлено des00 14 июня 2005 г. 13:01 В ответ на: Спасибо, понял, принимаю меры!!! отправлено <font color=gray>Furman's</font> 14 июня 2005 г. 12:53

always(XX) синтезит логику на защелках, в том случае если? помимо ХХ в теле always есть еще входные сигналы, иначе будет асинхронка(комбинаторика).
если есть несколько входных сигналов, и нужна комбинаторика то в always нужно перечислить их все(Verilog 95) или написать always @(*) (Verilog 2001).