Отправлено SM 29 июля 2005 г. 15:17 В ответ на: В реальный проект только примитив(+) отправлено Кн 29 июля 2005 г. 09:39

Вроде описал так, что должно бы по-честному все синтезироваться... Но квартус почему-то сделал мультиплексор между d и data по сигналу load, забыв про clk, а synopsys DC сказал что пошли вы все нафиг с такой конструкцией...

module tst1 (q, d, clk, load, data);
input d, clk, load, data;
output q;
reg q;
wire tmp_set = load & data;
wire tmp_rst = load & ~data;
always @(posedge clk or posedge tmp_set or posedge tmp_rst)
  case ({tmp_set, tmp_rst}) // synopsys full_case parallel_case
    2'b00 : q <= d;
    2'b10 : q <= 1'b1;
    2'b01 : q <= 1'b0;
    2'b11 : q <= 1'bx;
  endcase
endmodule

• Synplify синтезирует корректно.(+) — Кн   (29.07.2005 16:10 213.33.250.250, 75 байт)
  • Ну вот - и нашлось место где синплифи лучше квартуса. Хотя это похоже на банальный баг. — SM   (29.07.2005 16:25 195.225.131.183, пустое)