Отправлено MobyDick 01 августа 2005 г. 12:24

Есть необходимость поэкономить место на плате и выводы матрицы при подключении LVPECL к Циклоновским LVDS'ам.
В далёком 2004-ом Valeri писал(а) на http://telesys.ru/wwwboards/fpga/140/messages/44266.shtml:
" Я сильно подозреваю, что если сделать проект для Cyclone с ипользованием LVDS и подать на VCCIO +3.3v вместо +2.5v, то этот Cyclone будет работать в режиме LVPECL. Другими словами, берем Cyclone, делаем все как для LVDS, но реально на VCCIO подаем +3.3v. При этом компаратор будет работать при диапазоне входных напряжений от 0v до +3.3v. "
Пробовал ли кто-нибудь использовать эту фишку и чем всё закончилось?
Если в том же банке объявить 2,5V single-ended выход и/или вход, станет ли он стандартным LVCMOS'ом?

• Я их от 3.3 кормлю, LVDS'ов. Все отлично. Правда использую именно как LVDS, с другой стороны стоят SN75LVDS051/31/32 — SM   (01.08.2005 14:09 213.141.159.26, пустое)
  • Отличаются ли в этом случае LVDS-выходы от обычных LVTTL (если не использовать внешние делители)? — MobyDick   (01.08.2005 15:17 80.95.39.178, 117 байт)
    • первое - да, все так. Обычные выходы. А вот второе (+) — SM   (01.08.2005 16:22 213.141.159.26, 166 байт)
      • Можно по подробнее? — Major   (02.08.2005 08:10 194.226.188.190, 340 байт)
        • Ответ: (+) — SM   (02.08.2005 09:18 213.141.159.26, 352 байт)
      • Действительно, вопрос не вполне корректный - имел в виду мин/макс допустимые уровни дифференциальной и синфазной составляющих — MobyDick   (01.08.2005 16:43 80.95.39.178, пустое)
        • А вот этого я не знаю. У меня честный LVDS на честных 3.3 вольт. — SM   (01.08.2005 19:47 213.141.159.26, пустое)