[an error occurred while processing this directive]
|
после implementation для создания файла симуляции вызывается
"ngd2edif -w -v fndtn dins_04.nga time_sim.edn"
после загрузки time_sim.edn в logic simulator все времянки строятся БЕЗ ЗАДЕРЖЕК, хотя в edif задержки есть в виде всяких-разных
(portInstance IN3
(property FALL (integer 15762)(unit TIME) (owner "Xilinx"))
(property RISE (integer 15762)(unit TIME) (owner "Xilinx"))
)
а если сделать верилоговский файл симуляции через ngd2ver и запустить time_sim.v в active hdl, то все строится с задержками.
может кто знает ПОЧЕМУ LOGIC SIMULATOR НЕ СТРОИТ ЗАДЕРЖКИ????
(у меня spartan, поэтому ничего кроме foundation использовать не могу)
E-mail: info@telesys.ru