[an error occurred while processing this directive]
|
Реализация богата вариантами :) один из них...
До получения собранного 12-битного сэмпла АЦП я бы работал в его же (АЦП) клок домене, а после сборки, где частота уже ниже и равна тактовой АЦП, можно ресинхрить на другую тактовую, если надо.
1*ADCCLK и 6*ADCCLK жесто связаны ПЛЛ от АЦП (просто напоминаю)
Для простоты: имеем биты с номерами 0-11; 1*ADCCLK равен 0 начиная с бита 0.
Вместо предложенных вами тактовых со сдвигом, наверное лучше сделать сигналы разрешения, а тактовую оставим одну: 6*ADCCLK. Для реализации сигналов разрешения делаем счетчик по модулю 12; выделяем сигналы равенства счетчика 3, 7 и 11 (можно выделить на единицу меньше и триггернуть – так должно быть быстрее). Разумеется счетчик надо привязать к 1*ADCCLK, для чего выделяем одиночный импульс по спаду 1*ADCCLK длительностью 1/(6*ADCCLK) и подаем его на вход синхронной очистки счетчика.
Конечно, выделяемые числа надо подстроить под диаграмму АЦП, а синхронную очитску можно поменять на синхронную загрузку константы опять же по диаграмме.
E-mail: info@telesys.ru