|
|
Вот такой простой счетчик, синтезируется, но времянку не дает (когда делает тест-бенч файл) :(
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity cb is
port(
CLK : in STD_LOGIC;
Q : out STD_LOGIC_VECTOR(3 downto 0)
);
end cb;
architecture A of cb is
signal count : STD_LOGIC_VECTOR(3 downto 0);
begin
process (CLK)
begin
if (CLK'event and CLK='1') then
count <= count + 1;
end if;
end process;
Q <= count;
end A;
Хотя в Алтере все прекрасно (и компилируется, и времянка). Может быть он подставляет примитивы и не понимает что с оставшимися выводами делать? Что то не могу понять, как надо записать счетчик, чтобы он выдал времянку.
E-mail: 
info@telesys.ru
