Отправлено BAP 18 апреля 2002 г. 14:03 В ответ на: Ответ: Чип на этом verilog не работает ,проверено фуфло. отправлено BAP 17 апреля 2002 г. 16:58

В модуле glue.v неправильно определена строка cbe_reg
Должно быть cbe_reg[3..0].В модуле config_mux всего один регистр.
Временная диаграмма не соответствует спецификации pci2.2
Нужно добавить защелки на системные сигналы.
Однииим словом сырец для работы.
Кого интересует пишите письма, отвечу по мере возможностей.

• Ответ: Дополнение к дополнению — BAP   (19.04.2002 01:28, 284 байт)
• posmotrite VHDL takich error nebylo. — AndrewBuckin   (18.04.2002 16:10, пустое)
• Спасибо! Спасли от кучи граблей при разборе энтого "reference" design. Lattice - позорище !!! — Victor®   (18.04.2002 15:43, пустое)