Отправлено Kontik 23 апреля 2002 г. 09:38

схемы в gdf рисовать - все понятно, простейшие if case - тоже, но понадобилось сделать несколько задержек, которые желательно регулировать.
С наскоку не получается
-В VHDL - есть инерц. задержка after - не идет - только как 1 вентиль
-Wait until ... for - ругается Unsupport feature error
Искал в сети - явных примеров не найти.
Подскажите путь решения или ссылку.
Спасибо. Будьте здоровы и счастливы.

• Ответ: Или LCELL или полностью синхронная схема. Второе предпочтительнее, тем более на HDL — Gate   (24.04.2002 00:21, пустое)
• Ответ: — Vallav   (23.04.2002 21:28, 158 байт)
  • аналоговые ФПГА можно подробней, как зовут, где взять — Иван Старченко   (26.04.2002 15:47, пустое)
• V MAX est primer Delay — Andrew Buckin   (23.04.2002 11:49, пустое)
  • Спасибо. Delay Chain видел. Но я надеялся, что в *HDL можно создать что-то вроде out=in after T ns, а Т как параметр определяется в TopDesign. — Kontik   (23.04.2002 12:50, пустое)
    • Это кончтрукция в любом случае в схему НЕ ЛЯЖЕТ... — -=Sergei=-   (23.04.2002 15:43, 221 байт)
• Внутри CPLD/FPGA нет линий задержки. Самый правильный путь - задежка с помощью D-триггеров или многофазное тактирование — Victor®   (23.04.2002 11:31, пустое)
  • Спасибо, но такт негде взять, а задержки около 100 +-40 нс. — Kontik   (23.04.2002 11:46, пустое)
    • ...не вижу проблемы. 40ns получатся из тактовой 25MHz (всего-то). Или тут что-то другое? — IgorK   (23.04.2002 14:11, пустое)
    • Поставь N-ое количество LCELL последовательно. Это не рекомендация, а выход из ситуации. Да простят меня коллеги за такой совет :-) — Victor®   (23.04.2002 12:54, пустое)