Отправлено des00 19 октября 2005 г. 16:13 В ответ на: Объясните пожалуйста если не затруднит по поводу указания времянки блоков не совсем понятно отправлено <font color=gray>discreet</font> 19 октября 2005 г. 15:59

если у вас синхронный дизайн(т.е. все сидит на 1 клоке) то вы должны определить требуемый период клока, и времена удкржания th и предустанвоки сигнала tsu. Если же вы этого не сделали, то средстав синтеза сделают так как им "удобно", выйдя на какую то рабочую частоту.
И если вы в своем тестбенче подадите более выскоую частоту, то естественно что у вас начнуться глюки вызванные гонкой сигналов, нарушением времен преустановки и т.д.
Если дезайн асинхронный, то тут ИМХО большая Ж"Па придестья прописывать тайминги на асинхронные задержки, вводить противогоночное кодирование состояний автомата и т.д.
в общем гемор.

• Ответ: тогда как мне поступить(+) — discreet   (19.10.2005 16:30 80.92.2.86, 310 байт)
  • Мультиклоковый дезайн ?? ИМХО в топку (+) — des00   (19.10.2005 16:40 80.89.147.5, 794 байт)
    • Ответ: я пытаюсь сделать так(+) — discreet   (19.10.2005 16:53 80.92.2.86, 160 байт)
      • Клок самого регистра где сидит ?? ФСМ на каком клоке сидит? управляющие сигналы ФСМ где сидят ? и код в студию (желательно в тегах) — des00   (19.10.2005 17:09 80.89.147.5, пустое)
        • Ответ: ответ внутри — discreet   (19.10.2005 17:38 80.92.2.86, 361 байт)
          • переделайте по варианту 2, все посадите на 50, НЧ клоки == сигналы разрешения(+) — des00   (19.10.2005 17:41 80.89.147.5, 239 байт)