Отправлено andrew_b 31 октября 2005 г. 11:36 В ответ на: Как в тесте на VHDL, соденить вход схемы с ее же выходом, и скормить в ModelSim? отправлено <font color=gray>maphin</font> 31 октября 2005 г. 11:10

signal FeadBack: std_logic;

-- component mapping
mapFoo: Foo
port map
(
...
i => Feedback,
o => Feedback,
...
);

Внутри компонента Foo выход o должен быть установлен в определенное состояние в начальный момент времени, например, асинхронным сбросом.