Отправлено rules 15 ноября 2005 г. 18:47

Проблема вот такая
FPGA - Virtex2
и процес
process
begin
if(i1='1') then
go <= '0';
write <= '0';
reset <= RESET_ACTIVE;
wait until clk'event and clk = '1';
wait until clk'event and clk = '1';
reset <= not(RESET_ACTIVE);
wait until done = '1';
i1<='0';
end if;

end process;
При синтезе я получаю ошибку: Same wait conditions expected in all Multiple Waits.
Если забрать wait until done = '1' - все работает.

У Xilinx на сайте нет ответа. Может кто стыкался. Помогите PLZ.

• Ответ: — rules   (15.11.2005 19:29 194.44.255.10, 188 байт)
  • Ответ: я гворю код горбатенький, если вы скажете чего хотите чтобы он делал возможно вам помогут — vitus_strom   (15.11.2005 20:03 212.67.84.229, пустое)
    • Ответ: — rules   (15.11.2005 20:35 194.44.255.10, 175 байт, ссылка)
      • Ответ: А где вы видели чтобы тестбенч синтезировался, он для других целей ваабсче-то — vitus_strom   (16.11.2005 11:39 212.67.84.229, пустое)
      • i2c возьми с www.opencores.org — zlyh   (16.11.2005 11:08 80.82.61.29, пустое)
      • Это не реализация. Эта симуляционная модель, скорее всего, предназначена для тестирования какого-то устройства, а не для синтеза. (+) — andrew_b   (16.11.2005 08:50 80.82.63.185, 303 байт)
• Ответ: Дело в том что конструкция wait until clk'event and clk = '1'; генерит триггер при синтезе но у вас таких конструкций 2 поэтому синтезер и ругается, честно говоря горбатенький код — vitus_strom   (15.11.2005 19:22 212.67.84.229, пустое)

E-mail: info@telesys.ru