|
|
1.Я так понял все процессы в кристалле происходят под управлением какой то одной системной частоты, поданной на него и она должна быть обязательно подана? Иными словами PLD не может в принципе работать как обычная логика – допустим 2и-не, а требует системный такт. И как указать девайсу что вот такая-то частота системная? А если на кристалл подается несколько частот то системная должна быть максимальной или во сколько то раз превышать максимальную рабочую устройства- то есть существует частотная дискретизация.
2. Думается что всяко до 8 мГц должно работать и даже подумать страшно, при достигнутых успехах, что я буду делать на 40 мГц и 288XL или еще толще :(
3.Все моделирую в ModelSim 6.0XE туда автоматом можно из оболочки входить. Там все нормально показывает, а на деле не работает.
4. В кофах разных прочитал что WEBPAC 7.1 имеет глюк и не работает с CPLD – чуть ли не один в один тема по счетчикам попалась. Я так понял, что проблема в формировании структуры собственно железа так как на всем софте ошибок нет. А говорят 8.1 нормальный – не в курсе случайно?
5. Переключатели делал и на основе примитивов AND OR и др но результат нулевой – может из за п4.
6. Если нельзя использовать другие папки – вот чего то не нашел мегафункции – наверное это альтеровское – тогда получается, что схемный ввод ущербен и зачем тогда буржуи с ним играются? Ведь по идее схемный ввод – это более высокий уровень чем VDHL так как нагляден, удобен, логически понятен и всем известен. Это как СИ – ведь никто не кричит что в машинном коде удобней писать, а меж тем все транслируется именно туда, а при фразе “2И-НЕ” в голове возникает отнюдь не код на VDHL, а зрительный образ и понятная логика работы. Или я в чем то не прав? Единственное достоинство VDHL – можно наваять нестандартный счетчик или чего еще и будет короче чуть-чуть чем собрать тоже самое из стандартных откатанных схем да еще как система переноса логики работы с системы на систему – с софта на софт ну и так далее – то есть как формализованное машинное описание. Ну мне чегото так думается :)
7. Если все привязано к одной частоте в отладчике то как тогда делать устройство, где таких частот несколько – в железе даже куча глобальных цепей для этого разных. Но что то не получилось у меня использовать ни одной как ни старался ?
8. Временной анализатор запускаю – показывает задержки по выходам – это да -но я так понял – CPLD – это ведь несинхронная логика, как впрочем и любая другая - задержки то никто не отменял. Главное чтобы процессы, идущие в девайсе вообще, не обгоняли задержки в PLD – верно?
8. Теперь по анекдоту - ……зато я быстро учусь :))) - вот только с учителями проблемы – редко с кем нормально поговорить получается (заняты наверное все сильно :) ) – может попробуете. Только так исторически сложилось, что ксилинкс у меня……. и придется бороться с ним пока – тем более что у Альтеры, судя по конфе, проблем не меньше, как впрочем и с софтом для нее. Если сами с альтерой работаете может посоветуете спеца по ксилинкам, чтобы открыл мне так сказать глаза – хотябы частично………….:)))))))
|
|
E-mail: 
info@telesys.ru
