|
|
Самый верхний уровень, там где буфера, провода и пины - у меня генерился автоматически, так как написано "Между ISE и ViewDraw". Так же автоматически и 90% uсf-файла. Это самые тяжелые куски кода, тк там я мог сделать много ошибок изза невнимательности. А так список связей импортировался из PowerPCB и гарантированно соответствовал плате. Остальное - это "ядро" логики. Фрагмент файла, описывающий порты и провода для этого файла тоже генерился автоматически тем же софтовым инструментом.
Остается собственно начинка верхнего файла "ядра" логики.
А тут, как все дружно говорят - HDL.
Я пробовал HDL-дизайнер, могу сказать, что выглядит красиво.
Но я для себя поставил задачу по методу Скруджа МакДака - больше головой и меньше руками. Все, где можно делать путем преобразования одних файлов в другие - даст на порядок выигрыш в безошибочной работе, а для меня это значит и в скорости выполения работы.
Когда число пинов переваливает за 400, а конструктор платы не может точно сказать, что он исправлял вчера, а что позавчера, то вот такой способ работы для меня оказался самым удобным.
Но для кого-то возможно набить сотню-другую пинов на картинке, каждому пририсовать LOC, Drive и пр, да под разговоры про Зенит-чемпион - пара пустяков. А я не умею так.
Специально для коллег я тогда сделал файло-рисовалку, которая в формате файлов ViewDraw рисовала картинки - рамку, штамп, буфера, пады, LOCи, Drive и названия цепей.
Для большой FPGA до 10 листов А4 со всеми входами и выходами по нажатию кнопки. А как это делать в HDL-дизайнере - не знаю.
Вот что я хотел здесь сказать.
И всем хороших выходных.
SM'у - мои поздравления!
Надеюсь, что в апреле буду в Москве на выставке...
|
|
E-mail: 
info@telesys.ru
