|
|
Идеальный вариант, конечно третий.
Я использовал его для разработки относительно больших FPGA проектов.
В качестве графического ввода (не глубже двух уровней иерархии) пару лет работал с HDL Designer. Экономил кучу времени, особенно в работе с VHDL. В принципе хороший пакет, но требует привыкания.
Недостатки метода:
1. Проблема поддержки структуры папок проекта. HDL Designer не позволял раскидывать файлы по отдельным папкам модулей, генеря весь код в одну папку.
2. Проблема обмена файлов с разработчиками которые HDL Designer не используют.
3. Не всегда приятный к чтению код.
В одном проекте использовал Cadence SPW - мощный пакет, но с убогим графическим редактором.
В данный момент работаю только с Verilog текстом. Потому как мы используем M4 препроцессор для задания параметров. Чтобы упростить подключение модулей в VHDL, для редактора CodeWright написал пару perl скриптов. Как-то займусь подобным для Verilog.
|
|
E-mail: 
info@telesys.ru
