|
|
Вот уже 2-й днь бьюсь - и ничего не могу сделать!!!!
Задача - реализовать блочок (кусок программы), способный гинерировать зананную частоту. Вот простенький пример:
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity test is
port(
clk : in STD_LOGIC;
reset : in STD_LOGIC;
clk_out : out STD_LOGIC;
del : in STD_LOGIC_VECTOR(0 to 1)
);
end test;
--}} End of automatically maintained section
architecture test_body of test is
signal clk_dat : std_logic;
begin
process (reset,clk)
variable i : integer range 127 downto 0;
begin
if (reset = '0') then
i := 0;
clk_dat <= '0';
elsif (clk'event and clk = '1') then
i := i + 1;
case del is
when "00" => -- 10 каналов (640Кгц)
if i = 90 then
i := 0;
clk_dat <= '1';
elsif i = 45 then
clk_dat <= '0';
end if;
when "01" =>
if i = 80 then
i := 0;
clk_dat <= '1';
elsif i = 40 then
clk_dat <= '0';
end if;
when "10" =>
if i = 70 then
i := 0;
clk_dat <= '1';
elsif i = 35 then
clk_dat <= '0';
end if;
when "11" =>
if i = 60 then
i := 0;
clk_dat <= '1';
elsif i = 30 then
clk_dat <= '0';
end if;
when others =>
i := 0;
end case;
end if;
end process;
clk_out <= clk_dat;
end test_body;
Проблема состоит в том, что симулятор (после имплеминтации) выдает ошибки и clk_out = 'Z'
# ELAB2: Elaboration final pass...
# SDF: Error: time_sim.sdf(1153):Generic /clk_dat_61/tperiod_CLK_posedge not found
# SDF: Error: time_sim.sdf(1286):Generic /i_2/tperiod_CLK_posedge not found
# SDF: Error: time_sim.sdf(1340):Generic /i_3/tperiod_CLK_posedge not found
# SDF: Error: time_sim.sdf(1430):Generic /i_4/tperiod_CLK_posedge not found
# SDF: Error: time_sim.sdf(1469):Generic /i_5/tperiod_CLK_posedge not found
# SDF: Error: time_sim.sdf(1543):Generic /i_0/tperiod_CLK_posedge not found
# SDF: Error: time_sim.sdf(1626):Generic /i_1/tperiod_CLK_posedge not found
# SDF: Error: time_sim.sdf(1723):Generic /i_6/tperiod_CLK_posedge not found
Делал все в Xilinx ISE 6.2 с Active-HDL 6.2
И как бы я не старался (заменял кейс на if, разбивал всеэто дело на отдельные процессы и потом пытался выдернуть нужный мне сигналчерез структуру with) - все напрасно - результат оставался тот же. Одним словом - изменение структуры и образа написания программы на результат не повлиял.
Парадокс состоит в том, что в Quartus II 4.1 все пашет нормально.
Я уже не знаю, что делать!!! Что я делаю не правильно? Подскажите...
|
|
E-mail: 
info@telesys.ru
