|
|
проект (выполнен на Verilog в ISE) прошел этапы синтеза (Sinplify), Translate, Map и PAR без ошибок. Временное моделирование поведенческого описания проходит также без ошибок. Но при моделировании "Post-Translate Veriloge Model" QuestaSim выдает ошибку:
# ** Error: (vsim-3389) uo_translate.v(48862): Port 'GSR' not found in the connected module (5th connection).
что может быть? для предустановки использую свой локальный сигнал сброса (IAEM). вроде бы, судя по ошибке, как нужно описать ему start-up блок с глобальными сигналами сброса, не знаю. подскажите, плиз.
|
|
E-mail: 
info@telesys.ru
