|
|
непонимаю зачем вам мой код, впрочем вот он, проще некуда
module block_name
(
// {{ALTERA_ARGS_BEGIN}} DO NOT REMOVE THIS LINE!
clk, d1, d2, d3, d4, d5, d6, out
// {{ALTERA_ARGS_END}} DO NOT REMOVE THIS LINE!
);
// Port Declaration
// {{ALTERA_IO_BEGIN}} DO NOT REMOVE THIS LINE!
input clk;
input [7:0] d1;
input [7:0] d2;
input [7:0] d3;
input [7:0] d4;
input [7:0] d5;
input [7:0] d6;
output [11:0] out;
// {{ALTERA_IO_END}} DO NOT REMOVE THIS LINE!
reg [11:0] out;
always @(posedge clk)
begin
out <= d1 + d2 + d3 + d4 + d5 + d6;
end
endmodule
симуляция показывает, что результат правильный при clk > 90 нан, при 60 нан не работает
|
|
E-mail: 
info@telesys.ru
