[an error occurred while processing this directive]
Вопрос к знатокам верилога: объясните пожалуйста что делает оператор assign можно в терминах вхдл
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
vitus_strom
30 мая 2006 г. 12:26
Составить ответ
|||
Конференция
|||
Архив
Ответы
а в терминах вхдл - это обычное присвоение сигналу вне процесса.
—
id_gene
(30.05.2006 13:00
193.232.173.182
,
пустое
)
Ответ: то есть a<=b; ?
—
vitus_strom
(30.05.2006 13:02
80.95.102.226
,
пустое
)
да
—
id_gene
(30.05.2006 13:38
193.232.173.111
,
пустое
)
В терминах AHDL если, то это аналог обычного присваивания (=). Соединяет узел типа wire с комбинаторной функцией каких-то других узлов любых типов.
—
SM
(30.05.2006 12:56
195.225.131.186
,
пустое
)
Ответ: как то сложно для простого соединения...
—
vitus_strom
(30.05.2006 13:01
80.95.102.226
,
пустое
)
Согласен. Могли бы это слово вообще выкинуть. Но не выкинули.
—
SM
(30.05.2006 13:25
195.225.131.186
,
пустое
)
лучше они бы wire выкинули - ведь комбинаторный always сразу был предусмотрен...
—
yes
(30.05.2006 14:14
87.236.81.130
, 99 байт)
как по мне - так наоборот - лучше бы подобавляли регистровых типов, навроде DFF в AHDL. Чтобы поменьше always'ов писать. А насчет комбинаторного (+)
—
SM
(30.05.2006 14:53
195.225.131.186
, 152 байт)
ну хитрые парни придумали verilog-mode для xemacs - текстовый процессор такие always-ы раскрывал
—
yes
(30.05.2006 19:44
87.236.81.130
,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
NoIX ключ
:
Запомнить
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
E-mail:
info@telesys.ru