Отправлено plus 30 мая 2006 г. 14:54

проблемы начались с того,что проект перестал влезать в чип, стал разбираться и вот что выяснилось, достаточно вставить строку
if(strobe) wrreg1 <= 1;
else wrreg1 <= 0;

как ресурсы заканчиваются, т.е. этот кусок "весит" почти 400 ячеек
однако, если переписать таким образом
if(strobe) test<= 1;
else test<= 0;
всё влезает.
test - объявлен как выход и соединён с выходной ногой
wrreg1 - тоже выход модуля, но соединён не с ногой, а с соответствующим сигналом FIFO.
не могли бы вы объяснить причину такого поведения, спасибо

• Проблема наверное (+) — SM   (30.05.2006 14:57 195.225.131.186, 148 байт)
  • вы совершенно правы (+) — plus   (30.05.2006 15:06 82.179.67.254, 95 байт)
    • Правильно "извИните". Учите русский язык, потом с плисами разбираться будете. — druzhin   (30.05.2006 16:01 80.92.102.210, пустое)
      • рад, что дАставил тебе возможность проявить свои познания в русском языке, будешь должен (-) — plus   (30.05.2006 16:25 82.179.67.254, пустое)
  • Ответ(+) — plus   (30.05.2006 15:01 82.179.67.254, 155 байт)
    • Похоже. — druzhin   (30.05.2006 15:04 80.92.102.210, пустое)
    • добавка(+) — plus   (30.05.2006 15:03 82.179.67.254, 49 байт)

E-mail: info@telesys.ru