[an error occurred while processing this directive]
|
Может и Вы попробуете скомпилировать при тех же условиях кусочек кода.
Интересно, что получиться:
module data_out
(
input clk,
input reset,
input enable_c,
input [7:0] data_in,
output enable_d,
output reg TSFSC_work,
output reg data_out
);
reg [7:0] reg_a;
reg [2:0] count;
reg temp;
assign enable_d = temp;
always @(negedge clk or negedge reset)
begin
if (reset == 1'b0) count <= 3'd7;
else if (enable_c) count <= count - 1'b1;
end
always @(negedge clk)
begin
data_out <= data_in[count];
temp <= (count == 3'd0);
TSFSC_work <= temp;
end
endmodule
E-mail: info@telesys.ru