|
|
При проектировании устройства на кристале spartan3 - xc3s5000fg900 с
помощью САПР Xilinx ISE8.1-sp3 возникла следующая проблема:
При разработке и трассировке отдельных модулей modular (design
flow) временные ограничения были полностью удовлетворены.
При попытке объединить весь проект трассировка выполнилась
заново (хотя все компоненты остались на своих местах) и дизайн
перестал удовлетворять временным ограничениям.
(Используется тактовая частота 100 МГц)
Вопрос:
Можно ли как-то сохранить трассировку отдельных модулей при их
объединении? Или есть еще какой-то способ решить эту проблему?
|
|
E-mail: 
info@telesys.ru
