|
|
Наверно можно. Организовать монтажное И. В 7000S вроде можно получить живой открытый сток. В других семействах имитация открытого стока на примитиве tri. Нужен внешний резистор. Но как выравнять задержки по выходу 7000 я не знаю. В FPGA есть примитив LCELL. В CPLD это не работает.
Конечно буфер лучше. Например ABT244.
module opndr
(
input clk,
input rst,
output out_a,
output out_b
);
reg [7:0] ct;
always @(posedge clk or posedge rst)
begin
if (rst) ct <= 8'h00;
else ct <= ct + 1'b1;
end
assign out_a = ct[7] ? 1'bz : 1'b0;
assign out_b = ct[7] ? 1'bz : 1'b0;
endmodule
|
|
