[an error occurred while processing this directive]
Не силен в Verilog. Но мне кажется LCELL надо "одеть" на out_a и out_b. На AHDL было-бы так... OUT_A = LCELL(OUT_LCELL1 XOR OUT_LCELL5)
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
Victor® 09 октября 2006 г. 12:02
В ответ на: Ответ: отправлено
SAZH 09 октября 2006 г. 11:49
