Отправлено SM 09 октября 2006 г. 23:45 В ответ на: Timing Assignments ??? (+) отправлено <font color=gray>Vladimir M</font> 09 октября 2006 г. 12:40

Видится такое неравенство для рабочей системы:

1/Fclk-(max(Tco(addr,cs,wr,oe))+Tsu(data)+Tsel(RAM)) >= 0

Fclk - частота клока, или значение, обратное минимальной длительности CS/WR/OE/ADDR
Tco - это время "clock-to-output" для указанных сигналов
Tsu(data) - сетап входов регистра данных
Tsel(RAM) время выборки ОЗУ.

Отсюда вычисляете сумму Tco и Tsu, и, руководствуясь особенностями схемы (где пути длиннее, где короче...), делите полученное число туда и сюда.

• Ну вы батенька телепат ... :-) Спасибо, смысл ясен, буду пробовать. — Vladimir M   (10.10.2006 00:39 82.209.222.247, пустое)