|
|
У вас клок взят с GCLK6 и нужно смотреть, на что он подключен. Лучше перекиньте его на GCLK5, если это возможно.
GCKL5 - всегда клок AVR-ки, а GCLK6 не обязательно подключен к клоку AVR-ки, он может быть отключен или взят из watchdog или timer-а, зависит от настройки bitstream-а.
Если не поможет, посмотрите в figaro схему после разводки, проследите что куда подключилось. Ну и тайминги проверьте, может развелось настолько плохо, что сигналы FIOWEA и IOSELA не успевают.
Почему на одной стороне один порт:
Дело в том, что по каждой стороне микросхемы через все буферы ввода-вывода идут глобальные клоки, по одному на сторону.
outp1_clk как раз на них и должен попасть.
Наверное можно эти клоки развести и через линии данных, но почему-то я так не стал делать или не смог - не помню уже.
Да, еще раз пропиарю свой текстик, который я написал, когда закончил работать с FPSLIC и был еще сильно злой.
|
|
