|
|
Понятно, что зависит от ситуации, но все же, у кого какой опыт?
Заметно ли будет по потреблению, если выбор между 40 "быстрыми" или 320 "медленными" проводами через всю FPGA?
У меня есть планы радикально переписать HyperTransport, чтобы уменьшить latency до предела, начал перебирать варианты реализации и подумал, а что если от ножек, на которых DDR 400MHz (или больше) протянуть сдвиговый регистр на этих же 400MHz до того места, где данные используются?
Сейчас сделаны сериализаторы/десериализаторы рядом с ножками и от них на частоте 50/100/200MHz идут данные по 8/4 бита через полмикросхемы.
На самом деле вопрос праздный, так как имеет смысл для Virtex-IIpro, а во всех этих Virtex4/5 и StratixGX-II есть serdes-ы и как-то странно их не использовать.
|
|
