Отправлено SAZH 10 ноября 2006 г. 15:05 В ответ на: :)))) VHDL тут не при чём, все вопросы к своему синтезатору. отправлено <font color=gray>Dr_Alex</font> 10 ноября 2006 г. 14:58

signal ct_a : STD_LOGIC_VECTOR (15 downto 0);
С этим всегда все чисто было.
Вся проблема VHDL щиков в том, что объяснить чего либо вызывающее сомнение они не могут. Язык действительно сложный.