для FPGA (Xilinx) вроде бы задержки в DСМ/DLL модели (из UNISIM?) есть, но непонятно, зачем они в функциональном моделировании («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] для FPGA (Xilinx) вроде бы задержки в DСМ/DLL модели (из UNISIM?) есть, но непонятно, зачем они в функциональном моделировании
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Отправлено yes 15 ноября 2006 г. 17:57
В ответ на: Запутался с clock deskew (+) отправлено <font color=gray>Shtirlits</font> 15 ноября 2006 г. 14:29

в верилоге обычно в модели приблизительные задержки ставят, которые синтез потом выбрасывает

Составить ответ ||| Конференция ||| Архив

Ответы

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание