|
|
проблема в том, что ISE на этом проекте валится
то есть проект реально - 50 триггеров, но всякая VHDL фигня с библиотеками и пр. рушит оболочку (ISE) эту намертво
а задача - запустить в ISE - собственно поэтому и приходится трахаться с нетлистами
------------------
пока работает такая схема
проект в synplify - из него edif
затем edif->ngo->verilog netlist
ну и затем этот нетлист как HDL source
вроде так работает, но мрачно ругается при повторном синтезе нетлиста
и не нравится мне это...
ну и в качестве "шашечек" - хотелось бы сделать это средствами XST, без synplify
|
|
