|
|
Добрый день всем!
Я использую связку FPGA ADVANTAGE + Synplify + Designer (Actel). Работаю с APA1000. Есть ли такая опция в настройках пакетов, чтобы при разводке определенных модулей проекта использовлись рядом расположенные логические ячейки? Или это делается автоматически по констрейнам? Дело в том, что кусок проекта должен даботать на частоте 100 МГц (а это многоразрядные (32) регистры, сумматор). И когда разводчик раскидывает такую схему по всему кристаллу как ему удобно, становится грустно. Спасибо за ответы. Alexey.
|
|
