[an error occurred while processing this directive]
|
На мой взгляд, схематика наглядней. Только надо сразу структурировать проект, т.е.избегать "неподъемных" модулей на 1000 элементов. И с именами сигналов сразу придумать систему обозначений.
Как ни странно, самодельные элементы работают (по симулятору) быстрее, чем готовые. Триггера, конечно, я не делаю вручную, а вот
N-разрядные счетчики и мультиплексоры - не гнушаюсь :)) Особенно - схемы сравнения с константой - уход от XOR'ов дает выигрыш.
Далее. И у Alterы, и у Xilinxа структура ячейки такова, что максимальное быстродействие можно получить, беря сигнал непосредственно с выхода триггера, и лучше (на мой взгляд) использовать лишний триггер - один чисто на выход, второй такой же - для внутренней логики. Все это относится только к FPGA. У CPLD следует держать в голове, что развита именно входная логика, то есть с выхода триггера опять-таки лучше сильно не ветвиться. Это уже не из-за скорости - она постоянна (по крайней мере, у Xilinx так), а для
экономии места.
Вообще, если проект на CPLD, то IMHO схематика forever!
А так, кто к чему привык. Спор двух недоучившихся студентов за кружкой пива - что лучше, Windows, BMW, Набоков или блондинки? :))
С уважением, Александр.
E-mail: info@telesys.ru