Гспода просветите неуча разбираюсь в Верилоге.. умаился ужо («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Разработка, производство и продажа радиоэлектронной аппаратуры

| Карта сайта | Пишите нам | В избранное

Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Программируемые логические схемы и их применение»

Гспода просветите неуча разбираюсь в Верилоге.. умаился ужо

Отправлено PeterD 11 апреля 2007 г. 13:57

Не могу понять подал на плис питание. Есесено нуна предустановить упровляющиее ноги и используемые переменные в нужное сотояние где та единичку что то обнулить. Пытаюсь использовать фронт сигнала от модуля PLL кода генерация пошла и понему все установить. Но сцука в дальнейшем кода начинаеш работать с данными сигналами он бля пишет не могу развести. Как гуру решают даную проблему. Спасибо зарание.

Составить ответ | Вернуться на конференцию

Ответы

Ответ: Я так понял, что тебе нужен асинхронный ресет? — axalay (11.04.2007 14:26:40 212.5.127.53, 192 байт)
- Ну в принципе, получается что ресет должен быть завязан со все ми перемеными которые Я пытаюсь дальше тспользовать. т.е. без дальнейшего else begin незя :-(( — PeterD (11.04.2007 14:33:31 83.69.107.179, пустое)
  - Нельзя. Это язык описания железа. Учите Дугласа Смита HDL Chip Design (или хелп на синтезатор). — zlyh (11.04.2007 17:08:2 194.186.73.110, пустое)
  - Ответ: Ты сам понимаешь чего хочешь? выражайся конкретнее :) — axalay (11.04.2007 15:16:42 212.5.127.53, пустое)