Телесистемы
 Разработка, производство и продажа радиоэлектронной аппаратуры
На главную   | Карта сайта | Пишите нам | В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Программируемые логические схемы и их применение»

Симуляция SRL16 а Асtivе НDL - проблема

Отправлено Al Jumper 18 апреля 2007 г. 21:56


Столкнулся с проблемой, что при симуляции в Асtivе НDL игнорируется параметр INIT.
Ниже тестовый пример (делитель на 16 на SRL):

module TEST ( QQ ,CLK );

output QQ ;
wire QQ ;

input CLK ;
wire CLK ;

defparam SRL16_inst.INIT = 16'h0001;

wire q;

SRL16 SRL16_inst (
.Q(q), // SRL data output
.A0(1'b1), // Select[0] input
.A1(1'b1), // Select[1] input
.A2(1'b1), // Select[2] input
.A3(1'b1), // Select[3] input
.CLK(CLK), // Clock input
.D(q) // SRL data input
);

assign QQ=q;

endmodule

Все синтезируется и имлементируется правильно и в железе работает как надо, но при симуляции на выходе всегда 0, что в INIT не пиши.
Кто сталкивался - отзовитесь.

Составить ответ | Вернуться на конференцию

Ответы


Отправка ответа
Имя*: 
Пароль: 
E-mail: 
Тема*:

Сообщение:

Ссылка на URL: 
URL изображения: 

если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
введите число 12:

Перейти к списку ответов | Конференция | Раздел "Электроника" | Главная страница | Карта сайта

Rambler's Top100 Рейтинг@Mail.ru
 
Web telesys.ru