Телесистемы
 Разработка, производство и продажа радиоэлектронной аппаратуры
На главную   | Карта сайта | Пишите нам | В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Программируемые логические схемы и их применение»

Всем привет. Вопрос по Active-HDL

Отправлено Начинающий 07 июня 2007 г. 21:52


Созрел для переползания со схематик на верилог. Создал проект в Active-HDL, взял чей-то кусок кода и пытаюсь разобраться. После компиляции выдаются сообщения:
# Design: Warning: Schematic library SPARTAN3E required for the selected device family has not been installed.

и

# Warning: VCP2515 fifo.v : (166, 1): Undefined module: RAM16X1D was used. Port connection rules will not be checked at such instantiations.

В настройках проекта стоит язык верилог и кристалл Спартан3е.
Что я еще не сделал, или сделал не так?

вот кусок кода


genvar gi;
generate
for (gi = 0; gi < WIDTH; gi = gi + 1)
begin : mem
RAM16X1D ram16
(
.WCLK(wr_clk),
.WE(we),
.A0(wr__cnt[0]),
.A1(wr__cnt[1]),
.A2(wr__cnt[2]),
.A3(wr__cnt[3]),
.SPO(),
.D(wr_d[gi]),
.DPRA0(rd__cnt[0]),
.DPRA1(rd__cnt[1]),
.DPRA2(rd__cnt[2]),
.DPRA3(rd__cnt[3]),
.DPO(rd_d[gi])
);
end
endgenerate



Составить ответ | Вернуться на конференцию

Ответы


Отправка ответа
Имя*: 
Пароль: 
E-mail: 
Тема*:

Сообщение:

Ссылка на URL: 
URL изображения: 

если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
введите число 123:

Перейти к списку ответов | Конференция | Раздел "Электроника" | Главная страница | Карта сайта

Rambler's Top100 Рейтинг@Mail.ru
 
Web telesys.ru