Как бы победить multi-cycle констрейны в xilinx, если много time-group ? («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Разработка, производство и продажа радиоэлектронной аппаратуры

| Карта сайта | Пишите нам | В избранное

Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Программируемые логические схемы и их применение»

Как бы победить multi-cycle констрейны в xilinx, если много time-group ?

Отправлено shtirlits 22 июня 2007 г. 13:42

Использую 2 сигнала clock enable, один из них время от времени пропускает период, остальное время они идентичны.
В UCF-файле делаю 2 time group и пишу 4 timescec from to, так как данные ходят из группы в группу и внутри групп.
Теперь 2 вопроса:
1) обязательно писать столько from-to, сколько у меня комбинаций путей?
2) и что делать, если я хочу продублировать руками clock enable сигналы? наделать руками еще больше групп и заполнить UCF-файл from-to ?

PS: найчился в Virtex-2pro считать 32-битный CRC32 на частоте 300MHz :) кому интересно расскажу подробности.

Составить ответ | Вернуться на конференцию

Ответы

Ответ: Да интересно(+) — discreet (22.06.2007 13:53:17 85.158.54.130, 18 байт)
- подробнее — shtirlits (22.06.2007 14:21:31 83.149.205.223, 12 байт, ссылка)
- в двух словах и мутно (+) — shtirlits (22.06.2007 14:05:39 83.149.205.223, 1342 байт)