[an error occurred while processing this directive]
|
нужна ли кому такая штука?
в свое время она была сделана, чтобы ускорить симуляцию
и еще интересно - не встречалось ли что-либо подобное в сети?
работает так - из Верилог модуля создается С функция, с таким же списком параметров
есть ограничения на Верилог:
только структурное описание
только одно тактовое дерево
все комбинаторные сигналы имеют задержку меньшую такта
работает так:
каждый вызов соответствует одному такту, входные/выходные переменные получают соответствующие значения
E-mail: info@telesys.ru