[an error occurred while processing this directive]
|
Если речь идет об описании проекта, то возможен либо схемный ввод (например в WorkView Office) при наличии соответствующей библиотеки, либо синтез языкового описания (VHDL, Verilog) каким-либо синтезатором (Synopsys FPGA Compiler II, LeonardoSpectrum, Synplify или др.). При этом для верификации проектов можно использовать симуляторы языковых описаний (ModelSim, ActiveHDL).
Средства размещения и разводки выпкскают производители кристаллов - думаю, что без MAX+II тут не обойтись.
E-mail: info@telesys.ru