[an error occurred while processing this directive]
Ответ: Прочитал что надо еще webpack_design_entry загрузить. А Synplify - это система синтеза VHDL /Verilog под любые ПЛИС (т.е. я, например пишу сумматор на VHDL, компилирую под Altera, получаю EDIF-файл и в MAX+PLUS II развожу и программирую)
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
[an error occurred while processing this directive]