Ответ: («Телесистемы»: Конференция 'Программируемые логические схемы и их применение')

---

Отправлено IgorK 25 июля 2002 г. 12:39 В ответ на: Речь шла о Synplify. отправлено andrew_b 25 июля 2002 г. 08:47

Alecsandro:
------------
>Вместо штатного [симулятора] для симулирования
>использую ModelSim ... но только *.vo о-о-очень долго делается...

Т.е. коллега всякий раз делает post-PAR симуляцию. Что, естественно, занимет много времени. Я сделал резонное предложение пользоваться (на регулярной основе) post-map симуляцией, прибегая к post-PAR симуляции на заключительной стадии проекта. Причем я не предлагал выключать Timing Extractor - так что Registered Performance всегда можно посмотреть.
Я кстати, в последнее время, вообще редко прибегаю к post-PAR симуляции - просто кристаллы стали очень быстрые, и то, что было абсолютно необходимо для Xilinx XC3000, нужно для Altera FLEX10K, становится необязательно для ACEX и APEX.

Имеет или нет смысл post-map симуляция - Ray Andraka:
-------------
We do a functional simulation on the design source, and if there are either questions
about the synthesis not answerable by looking at the RTL analyst, or if it is for a
design that we will not be participating in the integration, or for macros, we will
simulate the mapped netlist out of synplify. That mapped netlist is a netlist using
only [insert any vendor beginning with "A" or "X"] primitives. Generally speaking, the
Xilinx mapper won't touch this netlist, the notable exceptions being for trimming unused
logic and duplicating tristate registers in IOBs. Both are functional simulations. The
mapped netlist 1) verifies the synthesized design works as intended and 2) serves as a
universally portable reasonably hard to decipher delivery mechanism for accurate
simulation models for IP. Unless we are having problems this is as far as we go in
simulation (ie, we don't typically use any of the simulation outputs from the Xilinx
tools).
...........
It is very, no extremely, rare that the P&R tools screw up a
design. A post P&R won't tell much of anything that a thorough static timing
analysis and functional (pre-PAR) simulation won't tell you. It can actually be
rather dangerous, as it can be very difficult to come up with a set of vectors
that cover all paths, especially in a large design.

To check on the synthesized results, use the mapped output from the synthesis
for a post synthesis functional simulation. It will run a lot faster than the
timing annotated post PAR simulation.