[an error occurred while processing this directive]
|
После компиляции проекта сделанного на одном моем и одном WebPack-овском регистре запустил ModelSym, просмотрел выходные характеристики и обратил внимание на особенность: с их регистра данные поступали на такт позже,чем данные приходили. НО при добавлении VHDL Test Bench с точно такими же входными данными, что выставлял на симуляторе, на выходе получал информацию без задержек - Я В АУТЕ!
E-mail: info@telesys.ru