[an error occurred while processing this directive]
В VHDL структура построения программы сделана таким образом, что входные-выходные буфера (+)
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
автоматически установятся, там где in, out, inout написаны в entity. просто надо помнить, что для всех сигналов идущих в/из плис, надо указывать направление.
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru