Во-первых, не надо в одном условии смешивать фронт и разрешение, разделите на 2 -- иначе рискуете получить gated clock:
if (rising_edge(clk)) then
if (ce = '1') then
Сли частота clk в два раза больше частоты ce, то надо ce описать как multi-cycle. Не знаю, как это делается у Альтеры (не делал), у Xilinx просто:
# тактовый сигнал
NET clk TNM_NET = clk;
TIMESPEC TS_clk = PERIOD clk 200 MHz;
# clock enable
NET ce TNM = ce;
TIMESPEC TS_CE = FROM ce TO ce TS_clk/2; # 100 MHz
Про multi-cycle ищите в доке на Квартус.