Разработка, производство и продажа радиоэлектронной аппаратуры
|
Карта сайта
|
Пишите нам
|
В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:
jobsmp@pochta.ru
Телесистемы
|
Электроника
|
Конференция «Программируемые логические схемы и их применение»
да, проектировать на защелках считается нехорошо (+)
Отправлено
id_gene
05 октября 2007 г. 16:15
В ответ на:
Подскажите, сообщение квартуса Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family
отправлено <font color=gray>OlegPowerC</font> 05 октября 2007 г. 15:20
И обычные синтезаторы цифровой логики их не любят и могут неаккуратно анализировать времянку (по крайней мере так пишут).
Если вы на 100% не уверены в результате - не используйте.
Составить ответ
|
Вернуться на конференцию
Ответы
А чего он даже вот на такой код так же ругается????????????? или он заранее предупредил :-)
—
OlegPowerC
(05.10.2007 16:34:7
91.103.152.238
, 303 байт)
не верю :)) проверьте еще раз. или у вас это в составе других модулей? (-)
—
id_gene
(05.10.2007 17:26:57
193.232.173.182
,
пустое
)
Да нет. Создал новый проект с этим кодом и все
—
OlegPowerC
(05.10.2007 18:27:47
91.103.152.238
,
пустое
)
Да в настройках стоит галка, просящая его защелки как синхронные элементы анализировать. А он не могет, о чем и пердуперждает.
—
SM
(05.10.2007 17:17:42
85.21.237.237
,
пустое
)
Спасибо!
—
OlegPowerC
(05.10.2007 17:26:14
91.103.152.238
,
пустое
)
Отправка ответа
Имя*:
Пароль:
E-mail:
Тема*:
Сообщение:
Ссылка на URL:
URL изображения:
если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
введите число 567:
Перейти к списку ответов
|
Конференция
|
Раздел "Электроника"
|
Главная страница
|
Карта сайта
Web
telesys.ru