Запись типа
always @(posedge clk) begin
if (!reset) begin
............................
end
else begin
..........................
end
и такой
always @(posedge clk or negedge reset) begin
if (!reset) begin
............................
end
else begin
..........................
end

end
Как я понимаю они обе приводят к одному результату за исключением того что первый синхроно. Но при добовлениии "or negedege reset" в один из блок синтезатор (quvartus) начинает матукаца по поводу превышение заданых границ времени по распостранению сигнала, мля Я его и так переделывал и сяк пох ему то одно не нравится то другое господа умные подскажыте, какие методы есть убийства даного критического собщения :-)). Я так понимаю что при синтезе конструкции получается слишко сложная конструкция как ее упростить и где найти че переделывать надо :-(