Телесистемы
 Разработка, производство и продажа радиоэлектронной аппаратуры
На главную   | Карта сайта | Пишите нам | В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Программируемые логические схемы и их применение»

На верилоге так (на vhdl очень похоже) (+)

Отправлено SM 03 октября 2007 г. 18:13
В ответ на: Подскажите пожалуйста, только начинаю с ПЛИС работать, как правильно на VHDL сделать задержку между входным и выходным сигналом на скажем 3 такта clock? заранее благодарю отправлено <font color=gray>OlegPowerC</font> 03 октября 2007 г. 18:09

reg[2:0] dly_line;
always @(posedge clock)
dly_line[2:1] <= {dly_line[1:0], input};

выход это dly_line[2]



Составить ответ | Вернуться на конференцию

Ответы


Отправка ответа
Имя*: 
Пароль: 
E-mail: 
Тема*:

Сообщение:

Ссылка на URL: 
URL изображения: 

если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
что получится, если сложить 4 и 4 ?

Перейти к списку ответов | Конференция | Раздел "Электроника" | Главная страница | Карта сайта

Rambler's Top100 Рейтинг@Mail.ru
 
Web telesys.ru