Телесистемы
 Разработка, производство и продажа радиоэлектронной аппаратуры
На главную   | Карта сайта | Пишите нам | В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Программируемые логические схемы и их применение»

Еще вопрос, если можно. То-ли по квартусу то-ли по верилогу не пойму?

Отправлено ex51 25 октября 2007 г. 17:32


В принципе проект сделал. Даже работает в плис. Теперь немного другая проблема.
Хочу сделать символ из этого проекта чтобы вставить его как часть в другой более глобальный но нарисованный как схема.
А вот создавать его как законченный блок и не хочет.

Вылетает с ошибкой:
Error (10703): SystemVerilog error at getADC_N.v(31): can't resolve aggregate expression in connection to port 3 on instance "adder" because the instance has no module binding

Вот собственно строка на которую ругается:
adder_n #(N) adder(adcClk, shiftEn, Mn, shiftr, addr, Data, dataReady);
Причём опытным путём установил что не нравится ему параметр shiftr,
который объявлен как
wire [15:0] shiftr[N-1:0];

Модуль adder_n описан так:
module adder_n
#(parameter n = 8)
(input clk, shEn, Marker, input [15:0] din[n-1:0], input [3:0] addrExt,
output [15:0] result, output cpStart);

И как это победить? Тем более что сам проект-то собирается нормально и работает!



Составить ответ | Вернуться на конференцию

Ответы


Отправка ответа
Имя*: 
Пароль: 
E-mail: 
Тема*:

Сообщение:

Ссылка на URL: 
URL изображения: 

если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
увеличьте 6 на 2:

Перейти к списку ответов | Конференция | Раздел "Электроника" | Главная страница | Карта сайта

Rambler's Top100 Рейтинг@Mail.ru
 
Web telesys.ru