В принципе проект сделал. Даже работает в плис. Теперь немного другая проблема.
Хочу сделать символ из этого проекта чтобы вставить его как часть в другой более глобальный но нарисованный как схема.
А вот создавать его как законченный блок и не хочет.
Вылетает с ошибкой:
Error (10703): SystemVerilog error at getADC_N.v(31): can't resolve aggregate expression in connection to port 3 on instance "adder" because the instance has no module binding
Вот собственно строка на которую ругается:
adder_n #(N) adder(adcClk, shiftEn, Mn, shiftr, addr, Data, dataReady);
Причём опытным путём установил что не нравится ему параметр shiftr,
который объявлен как
wire [15:0] shiftr[N-1:0];
Модуль adder_n описан так:
module adder_n
#(parameter n = 8)
(input clk, shEn, Marker, input [15:0] din[n-1:0], input [3:0] addrExt,
output [15:0] result, output cpStart);
И как это победить? Тем более что сам проект-то собирается нормально и работает!