module v1(clk, clk25);
input clk;
output clk25;
reg clk1, clk2;
always @(posedge clk)
begin
if (clk2==1)
begin
clk1<=1;
clk2<=0;
end
else
begin
clk1<=0;
clk2<=1;
end
end
assign clk25 = clk1;
endmodule
А потом дальше использовать always @(posedge clk25) ?
Или так делать нельзя ? Квартус вроде проглотил.
ЗЫ Если, что то мучаю второй Циклон.
ЗЗЫ Сильно не бейте, я только начинаю ...