VHDL не баловался, а в verilog делал примерно следующее. Для симуляции с помощью `ifdef определял что это симуляция и, соответственно, грузил файл который нравился моделсим. Наверное подобный механизм есть и в VHDL. А если по глупому, то в Modelsim можно загрузить RAM из файла вручную.