Телесистемы
 Разработка, производство и продажа радиоэлектронной аппаратуры
На главную   | Карта сайта | Пишите нам | В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Программируемые логические схемы и их применение»

Подскажите, пожалуйста, как выровнять группу выходов, относительно клока(quartus)(+)

Отправлено MaximuM 02 мая 2008 г. 02:21


Проект в кватрусе, маленькая его часть это контроллер SDRAM.
Необходимо как то выровнять A[], D[], RAS, CAS, WE... относительно клока.
Пробовал ставить ограничения по Tco, Tsu, но после компиляции всё равно несколько сигналов вылазит за установленные пределы.
(например Tco для D[17] = 6.37ns, а для RAS Tco=2.88ns; Tclk=10ns)
Клок на SDRAM у меня идёт с ПЛЛ, та что могу подвигать фазу.
Т.е. мне не особо критичны задержки вышеуказанных сигналов относительно клока, а важна одинаковость этих задержек.

Можно как то квартусу указать что для конкретных сигналов задержка относительно клока должна быть ОДИНАКОВОЙ ?

P.S. юзаю классик тайминг анализер, но если прийдётся буду изучать тайм квест.


Составить ответ | Вернуться на конференцию

Ответы


Отправка ответа
Имя*: 
Пароль: 
E-mail: 
Тема*:

Сообщение:

Ссылка на URL: 
URL изображения: 

если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
введите число 387:

Перейти к списку ответов | Конференция | Раздел "Электроника" | Главная страница | Карта сайта

Rambler's Top100 Рейтинг@Mail.ru
 
Web telesys.ru