Люди добрые, помогите!!! (VHDL, WebPack, программа) Не могу прописать "ноги"!!!!! («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] Люди добрые, помогите!!! (VHDL, WebPack, программа) Не могу прописать "ноги"!!!!!

(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Отправлено Vladigor 13 августа 2002 г. 12:13

Делаю в своем проекте 2 выходных сигнала. Описываю ВЕЗДЕ, где нужно, но Constraints Editor ни в какую не хочет их у себя показывать.
Компиляция проекта - идеальная, в *.ucf-нике описать пробовал, Shematic symbol делал. Везде все получается и компилируется, а в ConE - не хочет. На всякий случай привожу весь проект:
library IEEE;
use -- тра-ля-ля - все прописал

entity Fpga_top is
port (
-- ## PCI Interface ## --
RSTn_p : in std_logic; -- Reset
CLK_p : in std_logic; -- Clock
AD_p : inout std_logic_vector(31 downto 0); -- Address/Data Bus
CBE_p : in std_logic_vector(3 downto 0); -- Command/Byte Enable
PAR_p : inout std_logic; -- Parity
FRAMEn_p : in std_logic; -- Transaction Frame
IRDYn_p : in std_logic; -- Initiator Ready
TRDYn_p : inout std_logic; -- Target Ready
DEVSELn_p : inout std_logic; -- Device Select
STOPn_p : inout std_logic; -- Stop transaction
IDSEL_p : in std_logic; -- Chip Select
PERRn_p : inout std_logic; -- Parity Error (s/t/s)
SERRn_p : inout std_logic; -- System Error (o/d)
INTAn_p : inout std_logic ; -- Interrupt pin (o/d)
----------------------------
-- Add user I/O pins here -- МОИ ВЫВОДЫ!!!
----------------------------
Data0 : out std_logic;
Data1 : out std_logic
);
end Fpga_top;
--
-- PCI Target Core Architecture
--
architecture Struct of Fpga_top is
component PCI_T32
-- Описан здесь и чуть ниже как "BlackBox" - ядро!!!

component USER_APP_Example
port(
APP_RST : in std_logic;
APP_CLK : in std_logic;
APP_ADR : in std_logic_vector(31 downto 0);
APP_ADI : in std_logic_vector(31 downto 0);
APP_ADO : out std_logic_vector(31 downto 0);
APP_INTn : out std_logic;
T_DRDY : out std_logic;
T_ABORT : out std_logic;
T_TERM : out std_logic;
T_BARHIT : in std_logic_vector(5 downto 0);
T_EBARHIT : in std_logic;
T_BEn : in std_logic_vector(3 downto 0);
T_CMD : in std_logic_vector(3 downto 0);
T_RD : in std_logic;
T_WR : in std_logic;
T_WE : in std_logic;
T_NEXTD : in std_logic;
PCR_CMD : in std_logic_vector(15 downto 0);
PCR_STAT : in std_logic_vector(15 downto 0);
----------------------------
-- Add user I/O pins here -- МОИИИ ВЫВОДЫЫЫ!!!!
----------------------------
Data0 : out std_logic;
Data1 : out std_logic
);
end component;

component BUFGP is
port( I: in std_logic;
O: out std_logic); end component;

-- ## Application Interface Signals
signal APP_RST : std_logic; -- RESET
signal PCI_CLK : std_logic; -- CLOCK

signal APP_ADR : std_logic_vector(31 downto 0); -- Address Bus
signal APP_ADI : std_logic_vector(31 downto 0);
-- Data In (PCI =>> App)
signal APP_ADO : std_logic_vector(31 downto 0);
-- Data Out(App =>> PCI)
signal APP_INTn : std_logic;
-- Application Interrupt signal (Active Low!!)
-- Target control signals
signal T_DRDY : std_logic;
-- Target Application Ready to Read/Write Data
signal T_ABORT : std_logic;
-- Target Abort Request
signal T_TERM : std_logic;
-- Target Termination Request (Retry/Disconnect)
signal T_BARHIT : std_logic_vector(5 downto 0);
-- BAR hit signal
signal T_EBARHIT : std_logic; -- Expansion ROM BAR hit signal
signal T_BEn : std_logic_vector(3 downto 0);
-- Byte Enables (active low)
signal T_CMD : std_logic_vector(3 downto 0); -- Command Code
signal T_RD : std_logic; -- Target Operation is Read
signal T_WR : std_logic; -- Target Operation is Write
signal T_WE : std_logic; -- Target Write Enable
signal T_NEXTD : std_logic; -- Target Next Data
-- Status Signals
signal PCR_CMD : std_logic_vector(15 downto 0);
-- Command Register Contens
signal PCR_STAT : std_logic_vector(15 downto 0);
-- Status Register Contens

begin

Clk_BUFGP_inst: BUFGP port map(I => CLK_p, O => PCI_CLK);
-- Primary clock buffer
--
-- PCI Target Interface Core Component
-- Описан как "BlackBox" - в ем все идеально

-- User Application Component
--
U1: USER_APP_Example port map(
APP_RST => APP_RST,
APP_CLK => PCI_CLK,
APP_ADR => APP_ADR,
APP_ADI => APP_ADI,
APP_ADO => APP_ADO,
APP_INTn => APP_INTn,
T_DRDY => T_DRDY,
T_ABORT => T_ABORT,
T_TERM => T_TERM,
T_BARHIT => T_BARHIT,
T_EBARHIT => T_EBARHIT,
T_BEn => T_BEn,
T_CMD => T_CMD,
T_RD => T_RD,
T_WR => T_WR,
T_WE => T_WE,
T_NEXTD => T_NEXTD,
PCR_STAT => PCR_STAT,
PCR_CMD => PCR_CMD,
Data0 => Data0,
Data1 => Data1
);
end Struct;

ЭТО БЫЛ ГОЛОВНОЙ ПРОЕКТ!!!ДАЛЕЕ МДЕТ ВЛОЖЕННЫЙ В НЕГО:
library IEEE;
use IEEE.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

-- pragma translate_off
library unisim;
use unisim.all;
-- pragma translate_on

entity USER_APP_Example is
port (
APP_RST : in std_logic;
APP_CLK : in std_logic;
APP_ADR : in std_logic_vector(31 downto 0);
APP_ADI : in std_logic_vector(31 downto 0);
APP_ADO : out std_logic_vector(31 downto 0);
APP_INTn : out std_logic;
T_DRDY : out std_logic;
T_ABORT : out std_logic;
T_TERM : out std_logic;
T_BARHIT : in std_logic_vector(5 downto 0);
T_EBARHIT : in std_logic;
T_BEn : in std_logic_vector(3 downto 0);
T_CMD : in std_logic_vector(3 downto 0);
T_RD : in std_logic;
T_WR : in std_logic;
T_WE : in std_logic;
T_NEXTD : in std_logic;
PCR_CMD : in std_logic_vector(15 downto 0);
PCR_STAT : in std_logic_vector(15 downto 0);
----------------------------
-- Add user I/O pins here -- МОИ ВЫВОДЫ!!!
----------------------------
Data0 : out std_logic;
Data1 : out std_logic
);
end USER_APP_Example;

architecture Struct of USER_APP_Example is

component ram -- МОЙ ПРОЕКТ!!!
port(
RESET : in std_logic;
CLK : in std_logic;
ADR : in std_logic_vector(31 downto 0);
ADi : in std_logic_vector(31 downto 0);
Data0 : out std_logic;
Data1 : out std_logic;
ADo : out std_logic_vector(31 downto 0);
HIT : in std_logic
);
end component;

component OBUF
port (I: in std_logic;
O: out std_logic);
end component;

signal HIT :std_logic;
signal RAM_DRDY, REG_DRDY, INT_DRDY : std_logic;
signal Count_led : std_logic_vector (23 downto 0);
signal Led :std_logic;
signal Ab_Delay : std_logic_vector (3 downto 0);

begin
HIT <= '1' when T_BARHIT(1)='1' or T_BARHIT(1)='1' else '0';

T_DRDY <= RAM_DRDY or REG_DRDY or INT_DRDY;
T_TERM <= '0';

-- Target Abort if T_DRDY not active
process (APP_CLK)
begin
if(HIT='0') then
Ab_Delay <= "0000";
elsif APP_CLK'event and APP_CLK='1' then
Ab_Delay <= Ab_Delay + '1';
end if;
end process;

T_ABORT <= '1' when Ab_Delay= "1010" else '0';

-- test_ram component instantiation МОЙ ПРОЕКТ!!!!!
ram_inst: ram port map(
RESET => APP_RST,
CLK => APP_CLK,
ADR => APP_ADR,
ADo => APP_ADo,
ADi => APP_ADi,
Data0 => Data0,
Data1 => Data1,
HIT => HIT
);

end Struct;

САМ МОЙ ПРОЕКТ:
library IEEE;
use IEEE.std_logic_1164.all;
-- pragma translate_off
library unisim;
use unisim.all;
-- pragma translate_on

entity ram is
port (
RESET : in std_logic;
CLK : in std_logic;
ADR : in std_logic_vector(31 downto 0);
ADi : in std_logic_vector(31 downto 0);
ADo : out std_logic_vector(31 downto 0);
Data0 : out std_logic;
Data1 : out std_logic;
HIT : in std_logic
);
end ram;

architecture RTL of ram is
constant Zero: std_logic_vector(31 downto 0):= "00000000000000000000000000000000";
constant HI_Z: std_logic_vector(31 downto 0):= "ZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ";
signal DO : std_logic_vector(31 downto 0);

begin

process (CLK, RESET)
begin
if RESET = '1' then
DO(31 downto 0) <= Zero(31 downto 0);
elsif (CLK'event and CLK='1')then
DO(31 downto 0) <= ADI(31 downto 0);
end if;
end process;

Data0 <= DO(0) when HIT='1' else HI_Z(0);
Data1 <= DO(1) when HIT='1' else HI_Z(1);
ADo <= DO when HIT='1' else HI_Z;
end RTL;

P.S. заколебался - сил моих больше нет...

Составить ответ ||| Конференция ||| Архив

Ответы

Poprobu' atribut v VHDL propisat' V primerash est' — KA (13.08.2002 13:37, пустое)
Спокойно, без имоций (+) — -=Sergei=- (13.08.2002 13:28, 169 байт)
- А .... все въехал, бывает такое у Констраинса (+) — -=Sergei=- (13.08.2002 13:36, 101 байт)
  - Так я в ucf тоже прописал вручную, а он нехочет в себе их отражать! — Vladigor (13.08.2002 14:00, пустое)
    - Ты небось после этого в констрайнтс слазил.... — DM (13.08.2002 17:30, пустое)
    - Если ты руками все прописываешь, то зачем потом в констраинсе открывать? — -=Sergei=- (13.08.2002 14:50, пустое)
      - Доверяй, но проверяй. А еще потому, что прога у меня не работает (хотя в ModelSym все идеально), вот и хочу одну возможную причину отмести. — Vladigor   (13.08.2002 15:03, пустое)
        
        А не в констрайнтс гляди (+) — DM   (13.08.2002 17:28, 183 байт)
        
        Я уж не помню, как боролся — -=Sergei=-   (13.08.2002 16:40, 62 байт)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа